Cadence 发表全新架构 Integration Ensemble Hierarchical
SP&R SOC 晶片实体设计工具,大幅延伸技术领导地位 


  Cadence 订於2001年二月二十六日对全球客户正式发表专为新世代系统单晶片(System-on-chip, SOC) 开发目的量身打造的Integration Ensemble hierarchical IC 实体设计工具。Integration Ensemble, 简称 I. E., 为Cadence 策略晶片先导计划 (Strategic Chip Initiative) 的第一个商业化产品_除此之外,该公司也在同一新闻稿中,公布未来长程的设计流程,服务业务与技术发展方针等重要讯息。

  IE为现今业界第一个也是惟一的全方位整合化平面与层次式时序驱动 设计实做系统。IE 提供一个平易近人的层次化设计环境,使用共同的时脉引擎及单一的大容量/ 高效能资料库,构成由RTL至GDSII的晶片实体制作流程。

  上述特点赋予IE处理超过二千五百万逻辑闸与小於0.12微米制程密度实体设计的能力。另外,IE更结合最顶级的规划、预算和实做演算法则,确保百 分之百可预测的时序收敛结果,同时成为设计/整合全晶片电路的惟一利器。

  意法半导体(STMicroelectronics) 核心研发部门,设计自动 化副总裁 Philippe Magarshack 说_「ST在设计数百万闸SOC晶片的过程中,必需倚 靠 一套由RTL至GDSII,拥有绝对可预测时序,超大容量与最高效能的EDA工具。我们在Cadence研发Integration Ensemble 的过去18个月当中,一直密切地参予该项计划。IE适切地满足我们的需求,证明它可通过巨型SOC计划对可预测时序、容量、效能的严格考验。ST已成功使用IE 制成晶片的量产光罩(Tapeout)。最近ST 更继续采用IE设计一颗超过二千五百万逻辑闸的产品,这是一项其它EDA工具无法担负的工作。」

  根据半导体分析师的预测,在未来数年中,SOC设计将开始占有全球IC设计市场2/3的比重。Cadence策略晶片先导计划为该公司借助适用於Mixed Signal (数位与类比混合) SOC设计的优异PKS技术,所衍生的未来产品发展方针。先导计划将会延续至系统,IC,印刷电路板(PCB)与嵌入式软体等上下游领域。它也支援流畅的路径,将系统层次设计设後送至SOC设计环境,特别是采0.12微米或更小制程的复杂系统,更为适用此一优点。

  Cadence总裁暨执行长,Ray Bingham说_「Cadence正透过策略晶片先导计划,坚定地承诺在类比,混合讯号与RF射频设计等领域扩展技术领先地位的决心。我们深切了解通讯元件的复杂程度与日渐增,客户也同时面临极大的产品上市时程压力。Cadence的先导计划除了现在发表的Integration Ensemble产品之外,还有其它更多的技术开发专案,为厂商解决各种艰难的困境」。

  策略晶片先导计划的产品研发模式非常特别,它邀请主要的客户参予各项先进产品的设计工作。全球通讯IC的龙头厂商—德州仪器(TI)为这项计划中,最先加入产品研发阵容的合作伙伴。两家公司正共同寻求一套让内含复杂类比,数位,混合讯号与RF电路的SOC设计尽速达成收 的工作流程,以协助加速通讯及消费电子市场的产品更新脚步。

  Tom Engibous —德州仪器(IT)的总裁暨执行长说_「TI为全球最大的 DSP 与类比积体电路设计及供应商,参予Cadence的策略晶片先导计划,将 有助於提升TI在通讯市场的竞争优势,达成预期的营运目标」。

价格与供货

全新的Integration Ensemble hierarchical synthesis/ place-and-route解决方案由Cadence的IE,PKS与CCAR工具组合而成。目前仅供应HP与SUN Microsystems工作站的UNIX以及IBM AIX平台的限定授权版本。

关於 Cadence

 Cadence为全球最大的电子设计自动化产品,设计方法谘询服务及设计服务的供应商,提供各种加速并管理半导体,电脑系统,网路与电讯设备,消费电子与其它类型电子商品设计程序的基础环境。1999年营业额达到十一亿美元。位於全球的业务据点,设计中心与研发基地共计有5,100位员工。总部设於美国加州圣荷西,为纽约证交所挂牌之上市公司,代号_CDN。若需了解更多关於该公司,产品及服务内容之资讯,请至下列网站 查询。   

 

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