Cadence收购CadMOS Design Technology
进一步提升SOC设计领导地位


   透过收购程序将顶级讯号完整性(Signal Integrity, SI)处理能力导入SP&R与Physical Verification设计环境

   Cadence於2001年元月初宣布签订一份确认合约,同意收购 一家总部设於加州圣荷西的未上市设计工具开发公司-CadMOS Design Technology此一合约的财务内容则未对外公布。全部收购 程序预计在2001年第一季完成。

   Cadence收购CadMOS後,将取得全球最优异的讯号完整性(Signal Integrity, SI)分析技术,可同时导入Cadence前段至後段的SP&R IC设计流程及Assura实体验证暨萃取工具组件之内。

   当晶片设计团队持续跨入极深次微米(UDSM)制程技术行列时,势必会面对许多新的挑战才能研发出高品质、高性 能、高良率的产品。最特别的是,当制程技术的规模与时脉速度大幅提高後,晶片内部的杂讯数量也随之扩增。此时讯号完整性 (SI)自然成为下一步影响设计的最重要因素。Cadence现有的类比暨数位设计环境加入CadMOS讯号完整性 分析引擎後,将成为业界独一无二的「经由设计而修正」的时序与讯号完整性收 工具。所有的UDSM设计厂商都可透过这套解决方案提升设计良率、性 能与可测度。

   结合CadMOS讯号完整性技术与Cadence先进SOC设计方案的系列产品,将会加速各种UDSM设计的流程与方法。现阶段已采用上述流程的公司包括Lucent Technology, TI, Sony, Broadcom, PMC-Sierra与AMD等国际知名大型企业。

 


Cadence与Philips Semiconductors达成扩大
EDA工具授权与签订新约的协议


    新签订的授权合约将提供Philips Semiconductors全方位的EDA设计解决方案。Cadence 2001年叁月初宣布与飞利浦半导体(Philips Semiconductors)完成新订及扩大的授权合约,Cadence将继绩伴演Philips Semiconductors最主要EDA解决方案暨服务供应夥伴的重要角色。

    这项於2000年Q4签订的合约共为期两年,将确保Philips Semiconductors设计人员随时取用Cadence全系列最新设计工具的权利。这里所指的最新设计工具包括:AMS Simulator,Assura Physical Verification,Verification Cockpit与SP&R(Synthesis/lace-and-route)等解决方案。Philips Semiconductors已广泛采用的Ambit BuildGates电路合成工具新增之low-power与datapath功能选项,仍会是该公司工程师对电路合成技术最优先的选择。

    Philips Semiconductors会持续为其全球的设计部门整合由Cadence PKS(Physically Knowledgeable Synthesis)与Silicon Ensemble-PKS构成的SP&R技术,以加速0.18微米制程晶片的设计收 时效。

    在单晶片系统的世界中,惟有最大的设计生产力才能保证产品即时上市的承诺。Philips Semiconductors对市场上现有的众多EDA厂商作过详尽的评估後,终於确认Cadence做为其电子设计世界级合作夥伴的最後决定。Philips Semiconductors持续不断地进行各项研发投资,促使Cadence自然地成为协助该公司保有最尖端技术实力的完美合作对象。

    Cadence的全球资深业务副总裁Kevin Rushby自豪地说「这项交易再次证明,Cadence在电子设计自动 化(EDA)软体及服务市场的领先实力。我们与Philips Semiconductors之间不断成长的珍贵合作关系,更是Cadence保有竞争实力,并能以最佳技术取得客户认同的铁证。」。

 

 

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