Cadence与Agere宣布将携手打造晶片I/O布局技术  


    Cadence的SuperChip先导计划提供跨接IC设计与IC封装环境的桥梁。

    Cadence与Agere系统公司(前身为朗讯科技,Lucent Technology的微电子事业部)叁月中共同宣布将策略结盟,共同开发晶片I/O接脚的布局规划技术。这个技术联盟的目标为导引一种独特方法的开发计划,用来推动 IC与IC封装协同设计的概念。这套方法将有效地帮助IC与IC封装的设计公司与供应IC、IC封 装、印刷电路板(PCB)产品的厂商加快研发高阶产品的速度。今天的声明同时也是Cadence SuperChip先导计划(该公司全新之长程技术蓝图)中的又一分项策略。

    Cadence与Agere已合组工程团队,进行此一新技术的研发工作。目前计划於2001年Q4公开产品,以协助厂商填补IC设计与IC封 装环境两种设计流程间的空隙。 Cadence的Advanced Package Designer(APD)与Advanced Package Engineer(APE)工具组未来将结合I/O布局技术,推动更先进的晶元、封 装、电路板(silicon-package-board)整合设计流程。Cadence会利用Agere现有的智慧产权(IP)开发这套新的设计方法。而位居全球通讯应用半导体及光电元件与积体电路研发制造领导地位的Agere系统公司则提供产品概念与规格的谘询资讯。

    在有线与无线通讯暨高脚位电路应用中,IC及封装实体设计工具间更完整的组合,将是设计与制造高性 能尖端产品的成功保证。在这份工作中I/O布局是最困难的部份,Agere与Cadence正密切合作,开发晶片I/O布局能力,以提供客户最有效率的解决方案。双方也深信,基於彼此既有的深厚技术实力,必能在最短的时限内制作出最可靠有效的品。

晶片I/O布局技术

    在IC封装的世界中,由晶片层级规划最佳的I/O配置,将是IC与IC封 装协同设计成功的基本要素。但是在现有的EDA工具市场中,还找不出能完成这项工作的完整解决方案。结果是大部份的设计惯例都只好采用耗时,准确度有限并且过於保守的方法,拼凑出最後结果。

    Cadence/Agere开发联盟将使用实体可行性与电气分析能力,同时倡导以晶片I/O布局及IC设计工具间的双向协定,来沟通晶元与封 装的世界。

    Agere已拥有自行研发工具,推展IC与IC封装协同设计的概念。其下一目标为寻求有实力的EDA协力厂商,把现有的功能推升至更高的商用层次。Cadence推有IC、IC封 装与PCB设计工具开发经验,使其顺利获得青睐,成为最佳合作搭档。

协力发展联盟

    此一协议的内容,包括Agere同意提供Cadence两年工程技术服务期限的契约条款。Cadence将交付Agere以双方共同订定之产品需求/规格为基础的功能雏型。全新的晶片I/O布局技术将显着优於IC与IC封 装两种个自的设计环境,当然也会横越两个极其不同的市场。Cadence将在联盟的大力协助下,迅速推出产品,并成为业界惟一拥有由IC至封 装至印刷电路板完整设计环结的EDA工具公司。Agere也会经由共同开发及试用测试计划,成为第一个使用这项软体的用户。

 

 

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